Oficijelni Socket AM2 tred

[drfedja]

Brisbane nije K8L CPU! Krajem godine se pojavljuje 65nm K8, a u prvom kvartalu 2007 (najverovatnije premijera na Cebitu) K8L Opteron. Desktop K8L ce najverovatnije biti prikazan na Computexu 2007, a ako ne tad, onda u trecem kvartalu 2007!

Koliko sam shvatio sa njihovih roadmap-ova, Brisbane ce biti K8L. Ako bude ovako kao sto ti kazes, onda ce to biti mnogo dug period da bi nova arhitektura dosla na tapet.

 

[monteboy]

Apsolutno realan odgovor, ali nije na ono sto sam ja pitao. Vidim, po ovome, da ce dobar broj ljudi da proda S939 masine da bi uzeli AM2, pa se pitam zbog cega... Naravno da oni koji prelaze sa Socket A, ili S754 (ili kupuju novu masinu) treba da predju odmah na DDR2 i AM2, ali je pitanje (a i ja se pitam da li sam nesto propustio) da li treba davati odlican S939 sistem (i zasto) za AM2... 🙂? Podatak od 15 semplova nisam izmislio... evo odakle je source. 😀

Po mom mishljenju dobar S939 sistem ne treba odmah mijenjati za AM2 tek nakon izlaska K8L se taj korak i isplati.

 

[drfedja]

Izgleda da ce cene X2 procesora drasticno pasti do nove godine, pa ce se svakako isplatiti u S939 nabosti neki X2 3800+ ili mozda cak x2 4000+ ili DC Opteron.
Ko bude jurio naj naj rezultate neka kupi conroe.

 

[Misko]

ali je pitanje (a i ja se pitam da li sam nesto propustio) da li treba davati odlican S939 sistem (i zasto) za AM2... 🙂?

Evo kako ja vidim iz raznih uglova, novi proc ce se malo bolje ocovati, i malo su ladniji, malo je bolji mem. protok, i koliko vidim na xtrim forumu graficke dobijaju sa PCI na 125 umesto 100Mhz-a, oppainter je probao i kaze covek da clockove na kojem mu sad radi SLI sitem nije mogao ni da sanja sa nf4, da li to zbog ovoga ili neceg treceg nemam pojma, sve u svemu ako sa AM2 dobijes 200Mhz veci oc, sa tih 200+ mhz se isto greje, malo bolji mem. transfer, i mozda malo bolji rad grafickih zasto ne menjati?

 

[Nedjo]

Nego..... ovo je oficijelni AM2 thread ! Gde su ti testovi AM2 Semprona ?
Samo su kinezi okacili onaj gde porede frogs and grandmothers!

Evo vrti se Sempi AM2!
Glavna fora je memorijski delilac! O cemu se radi, AMD je tako fixirao mem. delilac da od DDR2-800 memare na defaultu nema nista! 🙁 tek se overklokom moze postici 400 MHz!
Primera radi Sempron 3000 ima mem. delilac 5 To znaci da njemu memara po defaultu radi na 320 MHz! Podesavanjem u biosu na DDR2-800 nista se ne menja (ASUS nF590 ploca)! Tek ako se HTT digne na 250 MHz dobija se 400 MHz za memaru i overklok na 2 GHz!
Videcemo uskoro kakva je prica za model 3500, ali slutim da je njemu delilac 6, sto daje tacno 333.3 MHz za memaru. Nigde nema 3200 samplea koji radi na 1800 MHz, ali se sve pribojavam da je i njemu mem. delilac 6, sto ce u krajnjoj liniji rezultovati frekvencijom memare od 300 MHz!
Nakon ovog prvog licnog utiska jos sam uvereniji u stavu da AMD nije trebalo da menja Model Rating oznake AM2 sempronima u odnosu na isto klokovane S754 modele!

Jasno, kada se u BIOS-u setuje frekvencija 533, delilac se u slucaju 3000-ke podize na 6, sto daje tacno 267MHz, tako da ce put overklokovanja na AM2 platformi biti isti kao i pre - spustanje mem. clk-a, jerbo vecina memara nece moci da izvuce freq. sa default deliocem!

Sve u svemu, bez overkloka nista 🙂

 

[drfedja]

Oces reci da na difolt kloku, zbog relativno niskog takta DDR2 memare, performanse umeju da budu loshe.
Eh, sad, kako to sve izgleda kada se overklokuje, koliko se overklokuje, kako onda radi, je pravo pitanje!?
Koliko sam primetio za X2 sa DDR2 667 su potrebne dosta ostre latencije - CL3 3-3-9 1T da bi se sistem po performansama nosio rame uz rame sa DDR400 S939. Ipak, toliko raspolozivog bandwith-a za dva jezgra ume da donese koji procenat performansi.
Sve mi se cini da kod jednojezgarnih procesora je raspolozivi bandwidth veci nego sto to je potrebno, a latencije ukenjane!

Nego, sve mi se cini da je single core za AM2 bulja kombinacija.

 

[Nedjo]

Znas kako... Nije da su performanse lose. Ostaje chinjenica da i sa ovakvim taktovima za memaru, zbog DC-a Sempi AM2 ima bolji BW u odnosu na S754 bratiju! Poenta je da njega u odnosu na rodjake sa istim MR-om kolje za 200 MHz nizzi takt. E zbog toga AMD nije trebalo da menja MR sistem!
Videcemo sta ce biti kada se odvrti Celeron 351, koji je cenovno gledajuci (a u ovoj klasi se samo kroz primu cene stvari mogu gledati) glavni takmac ovoj 3000-ci. Kako sada stvari stoje Semrpnovih 1.6 GHz ce imati puno mule sa Celeronovih 3.2 GHz. Sa pristizanjem Cedar Mill modela (352) koji ima 512KB L2, stvari ce za Semprona biti samo jos gore. Njegov jedini spas je overklokerski potencijal, koji tek treba da bude ispitan... a tu se vec zalazi u pitanje postojece propratne infrastrukture - ploce, memare kuleri, a nista od toga, za sada ne ide na Sempijevu stranu - evo ovaj KG HyperX DDR2-667, oce na 800 MHz, sto je za pohvalu, ali ni za zzivu glavu nece 4-4-4-8 na 667MHz! To mije zaista zachudjujuce i jedino mogu da krivim plocu i BIOS, jerbo mi je neverovatno da ta memara ne moze da izvuce taj minimum zatezanja! Takodje, za OC trebaju i dobri kuleri. Nerealno je ocekivati nesto sa ovim entry level CM-ima, koji imaju "pametne" ventilatore (nebi ga naterao preo 750 obrtaja, pa to ti je)... tako da sta reci...

 

[andjelkoyu]

Anand je upravo i skrenuo pažnju na odd/even Multiplier Issue u svom prikazu:

http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2762&p=10

Zakomplikova ga AMD sa ovim AM2. 😀

 

[ivanbo2003]

AMD Puts Pressure On Intel In PC Gaming With New Socket For Two Dual-Core Processors

Advanced Micro Devices is going to fire back at Intel today in the enthusiast PC market. The Sunnyvale company will unveil a new socket for high-end computers today that will allow it to put two dual-core microprocessors side by side in a PC. The new 4x4 socket will help it compete for the speed crown with Intel, which is poised to launch its new Conroe desktop microprocessors in July

http://blogs.mercurynews.com/aei/2006/06/amd_puts_pressu.html#more


Auh,dual socket za desktop,to ce biti vec nesto za qrcenje :d 😛.
Implikacije mi jos nisu bas najjasnije(osim po hard core $$ zaludjenike),ali bar ce AMD imati platformu sa dual socketom za desktop.Ako je u pitanju AM2(a sta bi drugo moglo 🙂 ),da li to znaci da ce moci dva Semproncica da se nabodu u nju?😀
Mada cena je veliko pitanje.Ako ploca kosta 300+e to necemo videti u skorije vreme

 

[Nedjo]

WTF?!

Ovo tesko da ima smisla. DualSocket ploce su sve samo ne novina. Jedini preostali Socket za K8, pored AM2 i pre toga predstavljenog S1 jeste Socket F!
iskreno ne kontam bas ovu "vest"! Dzaba bilo kakvo najavljivanje, otkrivanje i predstavljanje, kada infrastrukture nema nigde! Ako je ovo neka sasvim nova fora, onda je u pitanju najcuvanija HW tajna do sada!?

 

[genuine]

sto se tice dual soket-a stvarno ce biti veliki napredak u performansama grejanja prostorije u kojoj se nalazi racunar

 

[drfedja]

http://blogs.mercurynews.com/aei/2006/06/amd_puts_pressu.html#more


Auh,dual socket za desktop,to ce biti vec nesto za qrcenje :d 😛.
Implikacije mi jos nisu bas najjasnije(osim po hard core $$ zaludjenike),ali bar ce AMD imati platformu sa dual socketom za desktop.Ako je u pitanju AM2(a sta bi drugo moglo 🙂 ),da li to znaci da ce moci dva Semproncica da se nabodu u nju?😀
Mada cena je veliko pitanje.Ako ploca kosta 300+e to necemo videti u skorije vreme

Ne znam samo kako su smislili da odrade Dual CPU koherenciju HTT linkova sa procesorima koji su pravljeni sa 1 HTT linkom? Sam znas, valjda da 2xx i 8xx Opteron ima do 3 HTT linka, za komunikaciju sa ostalim procesorima u sistemu. Prema tome, to vise lici na prazno naklapanje, u stilu "sta bi bilo kad bi baba imala qratz!" :d

 

[genuine]

pa prvo me zanima sta to procesori razgovaraju preko HyperTransport linkova?
drugo me zanima kako procesor ima integrisan kontroler memorije koji ce sad od ta dva da upravlja memorijom? jel ce da ima dve memorije?

 

[drfedja]

Prvo, HTT linkovi sluze kao I/O magistrala za komunikaciju sa ostatkom sistema:
1.PCI-express kontrolerom u chipsetu
2.IDE-ATAPI, SATA i ostalim kontrolerima unutar chipseta.
3.PCI BUS-om
4.USB i I/O portovima
5.za cache koherenciju sa drugim, trecim ili cetvrtim procesorom u sistemu. Za MOESI protokol koji koristi AMD Opteron, u 2xx konfiguracijama(citaj DP masinama) se koristi jos jedan HTT link za cache koherenciju. Prema tome Socket940 Opteron 2XX ima 2 HTT linka. Jedan za I/O komunikaciju, a drugi za cache koherenciju sa drugim procesorom

Memorijski kontroler je u procesoru, kao i HTT kontroler. Ako imas vise procesora imas i vise memorijskih kontrolera, sto je velika prednost AMD Opteron sistema u odnosu na Intelove Xeon chipsetove. Takav nacin komunikacije sa memorijom se zove NUMA arhitektura. NUMA znaci - Non Uniformed Memory Access. Drugim recima, dodas CPU, dodao si i memorijski bandwidth, jer si dodao jos jedan mem. kontroler.

Premda, NUMA nije obavezan protokol kod izgradjne dvoprocesorskih Opteron sistema, neke jeftinije varijante maticnih ploca za DP Opterone ne podrzavaju NUMA princip, ali je dodatni HTT link obavezan, da bi sistem funkcionisao, i da bi CPU0 znao sta je u cache-u CPU-a 1, da bi CPU0 znao kako da deli threadove izmedju CPU-a 1 i 0.

Isto tako rade i dvojezgarni procesori, s' tim sto Athlon 64 X2 komunicira sa drugim jezgrom preko direct connect arhitekture, a Pentium D to cini preko 800 Mhz FSB-a. Korak dalje napravljen je sa uvodjenjem shareovanog L2 cache-a kod Yonah CPU-a i dolazeceg Conroea, Merom-a i Woodcresta. Tu se prakticno gubi potreba za klasicnim cache coherency protokolima, vec je cache kontroler odradjen tako da deli resurse u cacheu izmedju jezgara. Pitanje koje je diskutabilno, je koliko se smanjuju performanse ovog cachea kada istovremeno pristupaju oba jezgra, izvrsavajuci razlicite threadove.

Isto tako direct connect veza izmedju jezgara je ipak daleko sporija nego L2 cache, ali daleko brza od 800 Mhz FSB-a.

 

[Ji 4Tze]

OT je prebachen
http://www.benchmark.co.yu/forum/showthread.php?t=102927

 

[Lukija]

Anand je upravo i skrenuo pažnju na odd/even Multiplier Issue u svom prikazu:

http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2762&p=10

Zakomplikova ga AMD sa ovim AM2. 😀

Nije zakomplikovano. Ideja je dobra ali je problem sto CPUovi imaju brzine koje su umnozak od 200MHz. U slucaju AM2 bi bilo pozeljno da su umnozak 400MHz, sto znaci 1600MHz, 2000MHz, 2400MHz, 2800MHz. Time bi CPUovi radili na default sa DDR2-800 memorijama. Drugo resenje bi bilo (mozda i postoji, nisam nasao jos dokumentaciju za AM2) da se uvedu polucelobrojni delioci za memorijske delioce. Recimo 2600MHz / 6.5 bi dalo 400MHz tj DDR2-800. Time bi se "granulacija" svela na nivo prethodne generacije sa DDR1 memorijom.

 

[genuine]

Ok.. to sto procesori pricaju direktno preko HT da bi obavili coherenciju kesova je dobra stvar...
znaci ako sam dobro razumeo onda kada procesoru treba blok koji drzi drugi on ce mu ga dostaviti preko HT... znaci HT je jedina veza prvog procesora da drugom memorijskom modulu... to moze da bude jako problematicno ako softver intenzivno pristupa drugom modulu i obratno..

u sustini je super za veci broj procesora


p.s.
znam za numu , moesi u teoriji .. u praksi jock

 

[drfedja]

znaci HT je jedina veza prvog procesora da drugom memorijskom modulu... to moze da bude jako problematicno ako softver intenzivno pristupa drugom modulu i obratno..

u sustini je super za veci broj procesora


p.s.
znam za numu , moesi u teoriji .. u praksi jock

HTT linkovi imaju dosta nisku latenciju i velik transfer, pa je povecanje latencije u komunikaciji jednog DP sistema preko ovoh P2P BUS-a dosta manje nego kod shareovanog FSB-a. Isto vazi i za 4P sisteme, ali se latence ipak povecavaju.
HTT link je bi-direkcioni i u svakom smeru istovremeno se moze prebaciti do 4.2 GB/s sto je dovoljno za dvosmernu komunikaciju i cache koherenciju oba procesora.

 

[genuine]

onda mi se svidja. i mislio sam da ce tako da urade nesto ako vec nisu ( dok sam spremao ispit) ... znaci dok dva procesora razmenjuju blokove zbog koherencije treci moze da pristupa memoriji i sl...
ono sto me zanima u praksi kako se razresava problem laznog coherence miss-a ( recimi pri write miss-u) kada procesori upisuju u deljenu blok na razlicitim lokacijama? jel su u opste radili nesto povodom toga i kako su implementirali
sinhronizacuju ? nege atomicne zamene reg-mem ili nesto kao load linked-store contitional ili sta vec?

 

[ivanbo2003]

Ne znam samo kako su smislili da odrade Dual CPU koherenciju HTT linkova sa procesorima koji su pravljeni sa 1 HTT linkom? Sam znas, valjda da 2xx i 8xx Opteron ima do 3 HTT linka, za komunikaciju sa ostalim procesorima u sistemu. Prema tome, to vise lici na prazno naklapanje, u stilu "sta bi bilo kad bi baba imala qratz!" :d

U pravu si za "nemogucnost" multi socketa za desktop.To je poznato jos od ranije,a da li je AMD zaboravio nesto da nam kaze to ne znamo🙂.
Ja takodje ovo smatram vrlo "far-fetched" mogucnoscu(postovao sam cisto da vidim vase reakcije i komentare na ovu "mogucnost-naklapanje").Licno sam mislio da je AMD-ov odgovor nesto tipa FX64 ili slicno.Za koji dan cemo znati zasigurno.
Kako se konkurencija zaostrila,mislim da su se u AMD-u dobrano zamislili sta im je ciniti.

Anyhow,Nedjo,nisam ispratio bas celu tvoju avanturu sa Semproncicem pa me interesuje kako se klokuje malisa?Video sam da si napisao da je 800MHz za mem. dostizno samo sa OCom(667 max podrzano na def.).Koliko si postigao sa stock kulerom i kakve su temperature?

Edit: Mozda saznamo jos i danas da li je dual socket "buva" ili realnost :d:

http://www.extremetech.com/article2/0,1697,1970271,00.asp

Advanced Micro Devices is expected to announce a new dual-core, dual-processor platform later Thursday, in an attempt to roll over the competition in the enthusiast computing space.

Dubbed "4x4", the new enthusiast platform will debut at AMD's Technology Day in its headquarters in Sunnyvale, Calif. Two Taiwan ODM system makers will launch 4x4 systems beginning in the second half of 2006, AMD executives said.

 

[Misko]

Evo vrti se Sempi AM2!
Glavna fora je memorijski delilac! O cemu se radi, AMD je tako fixirao mem. delilac da od DDR2-800 memare na defaultu nema nista! 🙁 tek se overklokom moze postici 400 MHz!

Pa i moglo se ocekivati, prosla platforma je odvajala venice od semprona ne samo po velicini kesa nego i po dual channelu sad posto je dual i kod jednih i kod drugih tu. morali su ga jos nekako osakatiti, ali koliko vidim ima resenja u vidu OC-a.

 

[andjelkoyu]

Nije zakomplikovano. Ideja je dobra ali je problem sto CPUovi imaju brzine koje su umnozak od 200MHz. U slucaju AM2 bi bilo pozeljno da su umnozak 400MHz, sto znaci 1600MHz, 2000MHz, 2400MHz, 2800MHz. Time bi CPUovi radili na default sa DDR2-800 memorijama. Drugo resenje bi bilo (mozda i postoji, nisam nasao jos dokumentaciju za AM2) da se uvedu polucelobrojni delioci za memorijske delioce. Recimo 2600MHz / 6.5 bi dalo 400MHz tj DDR2-800. Time bi se "granulacija" svela na nivo prethodne generacije sa DDR1 memorijom.

ma jasna je "igra brojeva" u ovom slučaju, šta više može se reći da je AMD indirektno izvukao "deblji kraj na lotou" ne svojom krivicom 🙂 ali to je nešto o čemu će obični korisnici pričati na forumu u poređenju sa konkurentnim rešenjima u narednom periodu. Drugi deo posta je već šbbkbb, verujem da su AMD inženjeri sve to već razmatrali, ali rešenje se ne može dobiti čarobnim štapićem, jer se sa novim čipsetima o tome ne bi ni polemisalo u ovom trenutku.

 

[drfedja]

onda mi se svidja. i mislio sam da ce tako da urade nesto ako vec nisu ( dok sam spremao ispit) ... znaci dok dva procesora razmenjuju blokove zbog koherencije treci moze da pristupa memoriji i sl...
ono sto me zanima u praksi kako se razresava problem laznog coherence miss-a ( recimi pri write miss-u) kada procesori upisuju u deljenu blok na razlicitim lokacijama? jel su u opste radili nesto povodom toga i kako su implementirali
sinhronizacuju ? nege atomicne zamene reg-mem ili nesto kao load linked-store contitional ili sta vec?

Ne znam sta podrazumevas pod laznim coherence miss-om?

MOESI protokol definise sta je upisano u shareovan blok, sta u ne-shareovan, a sta moze da se modifikuje, a sta ne.
Owner i Shared definisu shareovan blok i cache linije, koje Owner-moze da modifikuje, a Shared-ne moze.
Invalidno stanje :d se aktivira ukoliko dodje do coherency miss-a, na primer ako je u cache liniju nastave da se upisuju podaci, a cache linija vise nije shareovana, cache dalje prestaje da salje invalidne informacije drugom cacheu.
M - Modified, O - Owner, E - Exclusive, S - Shared, I - Invalid. Ovaj protokol je definisan narocito u dual core procesorima sa ne-shareovanim L2 cacheom.
Isti protokol koriste i Opteron serveri.

 

[genuine]

pa pitam gluposti
znaci ukoliko dva procesora hoce da upisu u isti serovan blok kada prvi upise izazvace invalidate u drugom , a kada drugi upise izazvace write miss pa onda fetch iz prvog pa onda invalidate u prvom... problem je bio sto upisuju u razlicite lokacije u oba bloka...
nema veze

 

[drfedja]

pa pitam gluposti
znaci ukoliko dva procesora hoce da upisu u isti serovan blok kada prvi upise izazvace invalidate u drugom , a kada drugi upise izazvace write miss pa onda fetch iz prvog pa onda invalidate u prvom... problem je bio sto upisuju u razlicite lokacije u oba bloka...
nema veze

Otprilike tako bi trebalo da funkcionise Invalid state, s' tim sto se vrsi update modifikovane cache linije iz radne memorije, da bi se invalid share doticne cache linije izmenio.

 

[genuine]

da da nego sam mislio na sledeci problem


unsigned long a,b;


void threadA (blabla).
{
radi nesto sa a;
}

void threadB(blabla)
{
radi nesto sa b;
}

threadA i threadB se izvrsavaju na razlicitim procesorima....
promenljive a i b se nalaze u istom bloku...
cpu- ovi ce stalno da izazovu write miss i invalidate ....

 

[drfedja]

da da nego sam mislio na sledeci problem


unsigned long a,b;


void threadA (blabla).
{
radi nesto sa a;
}

void threadB(blabla)
{
radi nesto sa b;
}

threadA i threadB se izvrsavaju na razlicitim procesorima....
promenljive a i b se nalaze u istom bloku...
cpu- ovi ce stalno da izazovu write miss i invalidate ....

Pa ako napises takav softver koji ce da izaziva cache konflikte, onda nije problem do hardware-a nego do developera. 😉
Uosatalom, cache linija ima 64 bajta, a ti ne moras celu da je napunis. Pored toga, cache linija moze da se granulira i na 32 bajta.
Ako postavljas vrednost promenljivih, pretpostavljam da ih ne postavljas na istu memorijsku lokaciju. 😀
Ipak, te stvari bi morao da ti razjasni neko ko se aktivno bavi software developingom.

 

[audiofreak]

@genuine:

#define ALIGN __declspec(align(128))

ALIGN unsigned long a;
ALIGN unsigned long b;

void threadA (blabla).
{
radi nesto sa a;
}

void threadB(blabla)
{
radi nesto sa b;
}

I nemas tih problema sa false sharing-om cache linije.

 

[DeanXP]

Ovo je vec debeli offtopic.
@genuine: Imas ovde objasnjen Snooping i MOESI protokol na Opteronu: http://www.chip-architect.com/news/2003_09_21_Detailed_Architecture_of_AMDs_64bit_Core.html#3.17

 

[drfedja]

ma jasna je "igra brojeva" u ovom slučaju, šta više može se reći da je AMD indirektno izvukao "deblji kraj na lotou" ne svojom krivicom 🙂 ali to je nešto o čemu će obični korisnici pričati na forumu u poređenju sa konkurentnim rešenjima u narednom periodu. Drugi deo posta je već šbbkbb, verujem da su AMD inženjeri sve to već razmatrali, ali rešenje se ne može dobiti čarobnim štapićem, jer se sa novim čipsetima o tome ne bi ni polemisalo u ovom trenutku.

DC procesori za AM2 sasvim lepo koriste DDR2 800. Semproni sa DDR2 667 memorijom bi morali sa ostrijim latencama npr. cl3 3-3-9 1T da rade sasvim lepo, cak stavise dosta bolje nego S754 sa DDR400 CL2 2-2-5 1T.
Vreme pristupa u ns bi trebalo da bude bolje sa DDR2 667 CL3 3-3-9 1T, nego sa DDR400. Iskoriscenje bandwidth-a vec zavisi i od broja jezgara.