Šta je novo?

Moji akceleratori za Amiga 600 racunar

@dejan_osipaonic ma pusti ;)

Ljudi nikako da skontaju neke stvari, ja kao nemam 20 eura da kupim sebi neki P4 ili sta vec pa pokusavam da skrpim neki krs sa kojim bi mogao ici na internet??? Budzet za ovaj projekat iznosi oko 3000 eura spremnih da se ovo izvede da bi se dobila brzina od nekoliko desetina megaherca. Kako ja sad da nekom objasnim koja je poenta ovoga???

Mali update: Ovaj problem na koji sam naisao je stvarno velik. Dakle bit je da se Data_in i Data_out signali koji izlaze iz Cyclone-a objedine u I/O signale od D0-D15 koji bi se mogli nakaciti na MC68K. Ovaj problem se moze rijesiti pomoci tri-state buffer-a koji bi ove signale preusmjeravao kad je potrebno. Citavo jutro pisem kod u VHDL ali ne ide negdje sam zapeo. Ako neko zna nesto o ovome evo koda pa da pokusa da otkrije gdje sam napravio gresku. Inace, mislim da sam na dobrom putu da otklonim jos jedan problem.
Kod:
LIBRARY altera;
USE altera.altera_primitives_components.all;

ENTITY data_bus IS
PORT(
data_bus : inout STD_LOGIC_VECTOR(15 downto 0);
oe : IN STD_LOGIC;
inp : IN STD_LOGIC_VECTOR (15 DOWNTO 0);
outp : OUT STD_LOGIC_VECTOR (15 DOWNTO 0));
END data_bus;


ARCHITECTURE signals OF data_bus IS
signal data_out : STD_LOGIC_VECTOR(15 downto 0);
signal data_in : STD_LOGIC_VECTOR(15 downto 0);
signal data_oe : STD_LOGIC;
BEGIN
PROCESS (data_bus, data_in, data_out, data_oe)
BEGIN
data_bus <= data_out when (data_oe = '1') else (others=> 'Z');
data_in <= data_bus;
END PROCESS;
END signals;
 
Poslednja izmena:
@demerzel
Rekao si tako puno stvari koji su istina i niko to nece pokusati da pobije.Problem je sto si sve to izrekao u pogresnom delu bench foruma. Sem sticanja znanja ,Majsta , ovo radi i iz ljubavi prema starudiji koji svi mi gajimo u retro sobi.Jeste da ce to na uae ,amithlonu i nkim drugim emulatorima da leti na vecini danasnjih masina ,ali ostavlja bljutav ukus u ustima,ipak kad imas pravu amigu koja moze da pusti mp3 ..........Eeeeeeeeeeeeeeeeeeeeeee o tome mi pricamo ,to je put u buducnost,255 zx spectruma umrezeno zajedno i prikljuceni na internet........
Ops zaneo sam se......
Open source bi bio dobar za dalju nadogradnju projekta,kao i za eventualna prilagodjavanja druge modele amiga (500,2000) ukoliko je to neophodno ili za atari modele racunara..
Sporost amiginih grafickih cipova bi se mozda mogla nadomestiti prebacivanjem istih u fpga ali bi sve to onda preslo polako u neku varijantu minimiga a Majsta ipak ovde radi na projektu akceleratora za pravu amigu

Bravo,nista emulacija ...
 
Poslednja izmena:
Šta ti je ono (others=> 'Z'); ?. To Z jel to promenljiva ili sta? da ti nefali negde $ mozda?. Odmah da se razumemo. Nemam blagog pojma o programiranju takvih stvari al mi to Z nekako zapalo za oko.

Inace u potpunosti podržavam tvoj projekat i mislim da ni slučajno ne treba stajati sa njim. I takođe sam uveren da ce i finansiski biti pun pogodak.

Šaljem kod dvoici mojih Amigaista da pokusaju resiti proble ako uspeju kacim kod nazad.

jesi probao >= umesto =>

ili potpuno izostavi taj else deo.
 
Poslednja izmena:
Taj dio koda je dobar al problem je u drugom dijelu koda. Ovaj moj kod je ispravan potpuno ali on u stvari treba da bude povezan sa drugiom kodom odnosno da dadne informacije glavnom kodu za emulaciju mc68k prije njegovog izvrsavanja. Cime bi mu "naredio" da ne kreira zasebne signale nego bidirekcionalne. Kod koji mi treba imaju dva ili tri covjeka na svijetu. Kontaktirao sam ih ali oni me tjeraju da napisem kod sam. Sad nisam u situaciji da radim na tome no vidjecemo...
 
LIBRARY altera;
USE altera.altera_primitives_components.all;

ENTITY data_bus IS
PORT(
data_bus : inout STD_LOGIC_VECTOR(15 downto 0);
oe : IN STD_LOGIC;
inp : IN STD_LOGIC_VECTOR (15 DOWNTO 0);
outp : OUT STD_LOGIC_VECTOR (15 DOWNTO 0));
END data_bus;


ARCHITECTURE signals OF data_bus IS
signal data_out : STD_LOGIC_VECTOR(15 downto 0);
signal data_in : STD_LOGIC_VECTOR(15 downto 0);
signal data_oe : STD_LOGIC;
BEGIN
PROCESS (data_bus, data_in, data_out, data_oe)
BEGIN
data_bus <= data_out when (data_oe = '1') else (others=> 'Z');
data_in <= data_bus;
END PROCESS;
END signals;


Da se ogradim, nemam pojma sta si ovde napisao ali sta mislis, mozda je greska u pravopisu i razmacima. Evo sta sam ja nasao, recimo

"altera.altera..." mozda treba samo jednom,
"downto" je cas u capsu cas nije,
"PORT(" komanda (valjda se tako to zove :p) je odvojena, a zagrada koja zatvara je spojena sa "(15 DOWNTO 0)"
ili kad je vec tako mozda je onda pravilnije staviti ");" u novi red,
u prvom delu je redosled oe, inp, outp, a u drugom je to obrnuto,
u prvom delu isto "(15 downto 0)" je primaknuto VEKTOR-u, tj, nema razmaka izmedju,
takodje, u donjem delu pod "signal ...out/in" zagrade su primaknute,
fali p u data_in/out u drugom delu, (?)
mozda je "BEGIN" ispod "PROCESS"-a suvisan, (?)
pod "data_bus ... else (others=> 'Z')" "others" i "=>" je napisano spojeno,
mozda treba "END PROCESS END signals;" (?)


Dakle, suma sumarum:

LIBRARY altera;
USE altera_primitives_components.all;

ENTITY data_bus IS
PORT(
data_bus : inout STD_LOGIC_VECTOR (15 downto 0);
oe : IN STD_LOGIC;
inp : IN STD_LOGIC_VECTOR (15 downto 0);
outp : OUT STD_LOGIC_VECTOR (15 downto 0);
)
END data_bus;


ARCHITECTURE signals OF data_bus IS
signal data_oe : STD_LOGIC;
signal data_in : STD_LOGIC_VECTOR (15 downto 0);
signal data_out : STD_LOGIC_VECTOR (15 downto 0);
BEGIN
PROCESS (data_bus, data_in, data_out, data_oe)
data_bus <= data_out when (data_oe = '1') else (others => 'Z');
data_in <= data_bus;
END PROCESS;
END signals;
:)
 
Poslednja izmena:
Od danas je projekat ponovo aktivan, zbog nekih licnih problema sam stao sa radom bar jedno 2 mjeseca. Hm gdje sam u stvari stao. Sematski dio je vec skoro bio uradjen i dogovorena je bila proizvodnji prototipa i prve serije akceleratora sa nekim kineskim proizvodjacem. Problem je ostao kod koji cu da rjesavam ovih dana. Dobio sam neke instrukcije od NATAMI tima gdje grijesim pa cemo da vidimo. Bitno da se sematski sve uradi kako treba a pinovi se naknadno mogu programirati. Danas uplatio prve pare namjenjene projektu na karticu pa krecemo sa placanjem. Problem sto akcelerator sa cyclone II jednostavno nece imati dovoljno prostora da podrzi flopi, al to mi i nije vazno za prvi prototip.
 
Kod zavrsen, poslat na provjeru i sve se cini ok. Dakle, novi kod je povezan sa jezgrom, pravi bidirekcionalne signale, pri tome ostali signali zadrzani i funkcionisu. Sto se tice seme odustao sam od quickswich-eva koji su bili zaduzeni za level shifting i translaciju signala zato sto su zastarjeli. Po savjetu tima ruskog coldfire projekta prelazim na TXS seriju Texas instruments-a. Ovo iskljucivo zbog toga sto ima dosta ugradjenih komponenata kao sto su pull up i pull down otpornici, diode za regulaciju napona cime cu ustediti na prostoru. Na semi izvedena veza Altera cyclone II za JTAG ili AS programiranje, dodata memorija pomocu koje ce kartica da radi samostalno kad se jednom isprogramira, kompletno uradjena sema koja bi sad mogla da se koristi za razna testiranja, kreiranje dev boarda i sl... Do kraja sedmice planiram da zavrsim povezivanje PLCC68 socketa sa cyclonom i tad bi sematski dio gotov. Nakon toga ide rjesavanje problema ulaznog clock signala posto moj dizajn ne moze da primi nista ispod 10Mhz, moracu da umnozim signal sa A600 ploce. Zatim ddr kontroler, i imam nekih ideja da uguram level 1 ili level 2 kes. Sto se tice kreiranje PCB ima odredjenih problema sa smjestanjem komponenata jer je prostor vema skucen jer idem na to da se uradi dual layer ploca. Takodje radim i 3D model kartice. Sklopio dogovor sa kompanijom iz Hong Konga za proizvodnju, ovo je bio mukotrpan posao. BOG VIDI NAROD NE VJERUJE :)
 
Poslednja izmena:
Ristekpa! :)

Svaka čast!

Davno sam ispao iz Amiga priče, ali ovako nešto me uvek obraduje.

Kapa dole za trud!
 
E majsta, kad bi Srbija imalo barem jos deset takvih kao sto si ti, krizu nebi ni osetili.
Svaka čast majstore.
 
Sta da ti kazem, danasnja vremena, svi zele sve i odmah a niko ne zeli nista novo da nauci. Svi cekaju da im se javi neki advokat iz austrije i da im kaze da im je umrla neka tetka za koju nisu ni znali i da im je ostavila milion dva. Meni masa ljudi dodje i kuka kako nema posla, a ja ne mogu da dignem glave od posla. Samo pravo da ti kazem nije ni narod kriv imamo mi puno sposobnih ljudi koji su se razocarali jer nemaju podrsku drzave. Meni da neko odobri neka sredstva i da mi da tim ljudi sa kojim bi radio bio bi u stanju da napravim bilo sta. Kako objavih ovaj video javljaju se ljudi sa sto strana. Vec dva dana me zovu na mobilni iz neke americke kompanije i nude neke ugovore al ne ovo mora da bude nezavisan projekat. Nego idemo dalje...
 
Majsta, svaka ti cast, cestitam. Jedva cekam nove detalje.
 
Evo da informisem malo. Problemi sa integracijom sdram kontrolera. Pomoci nema jer su jedino 3 covjeka radila na tome i uspjesno povezali tg68 core sa sdram kontrolerom. Kazu mi da nece da pomognu oko toga jer jos nisu smremi da taj dio puste u opensource. E sad sta dalje, nista pisati sopstve sdram kontroler sto ce odgoditi sve ili ako se neko od njih ne smiluje. Pa kako napisah onaj kod tako cu i ovaj nadam se. Sutra prvo kafa pa 2 kutije cigara i vidjecemo gdje smo... Ono sto zakljucih iz silnog citanja juce i danas, postoji neka teoretska sansa da ja to napravim ali ce mi trebati dosta vremena. Upravo zbog ovoga odgodih slanje u proizvodnju jer nikako nisam bio zadovoljan sa onim sto sam ranije uradio sa povezivanjem memorije na cyclone.
 
evo izasla vest, tj najava, i u Amiga Future #92 ;)
 
Juce poslato u proizvodnju, zbog brojnih promjena u dizajnu sve je kasnilo. 3D prikaz, ovako ce izgledat. Nekim stvarima u finalnom dizajnu nisam zadovoljan, al po proracunima ce moci da radi ovako. Jednostavno drugacije nije moglo...

Gornja strana
amigaaccelerator3dtop.jpg



Donja strana
amigaaccelerator3dbotto.jpg
 
Hahaha ! Vrhunski! Najbolji dizajn sam video (mislim na graficki dizajn ploce bukvalno: onu lobanju i "overclock ready" natpise :)))))

Svaka cast na upornosti i znanju!! :wave:
 
haha pa naravno svaka cast sto si pogodio. To me posebno iznerviralo vezano za karticu i natpis a i to sto je taj covjek uradio sve moguce da obezvrijedi ovaj projekat. Ipak on je jedini koji zna i moze nesto da napravi i niko nema pravo ni da pokusa. Pa eto i poruka njemu :) Ako se prepozna u tome, al koliko vidim ako su i drugi prepoznali prepoznace se i on hahha
 
Cekamo prve zvanicne testove sys info npr :eyebrows: cisto da uvidimo kako ujeda

Takodje i moje cestitke na upornosti i trudu
 
Poslednja izmena:
vrhunski...! :) a ja copy and paste ceo dan u html-u... :(

btw imas isti parket kao i ja ;)
 
Ma hebes ga ja html radim vec 10 godina i uvijek me iznenadi. Trenutno radim i 3 web prezentacije razapet sam na 100 strana, ev polemih prvu plocu pa testiram da vidim mada tesko rucno nece ovo moci ici ovako...
 
Novi info, unistio 7 ploca, jedan cyclone FPGA, gomilu drugih djelova, sve sam spalio hahha, u tome svemu ni jedna ploca nije bila prepoznata od strane programatora. U principu skontah gdje sam grijesio i evo upravo sad napravi prvu plocu koju je programator prepoznao i cyclone je korektno prepoznao, od ovoga trenutka imamo plocu koja radi i koju je moguce programirati, upravo sad ide sad ide faza testiranja koja ce nadam se rezultovati da ovom vampiru na slici zasvjetle oci. Idem da programiram diode sto ce mi ujedno biti test da ploca definitivno radi. Vrijeme koje mi je bilo potrebno da zalemim jedan cyclone procesor je oko 20 sekundi, ne mogu da vjerujem, mislio sam da ce mi biti potrebni sati ali sam skontao caku.
 
Ev malo provokacije za kreatora ACA kartica Jensa posto je on rekao da ja nisam u stanju da upalim ni LED diodu. Sad je po***dio na ovaj snimak, na sto sam mu odgovorio da jedva cekam dan kad cu vidjeti da je on kupio ovaj moj akcelerator. Direktni video nesto nece mogu samo link postaviti

http://www.youtube.com/watch?v=EaQLZtVzPzg
 
Poslednja izmena:
Haha, svaka cast majsta ! ;)
 
Nazad
Vrh Dno