@dejan_osipaonic ma pusti
Ljudi nikako da skontaju neke stvari, ja kao nemam 20 eura da kupim sebi neki P4 ili sta vec pa pokusavam da skrpim neki krs sa kojim bi mogao ici na internet??? Budzet za ovaj projekat iznosi oko 3000 eura spremnih da se ovo izvede da bi se dobila brzina od nekoliko desetina megaherca. Kako ja sad da nekom objasnim koja je poenta ovoga???
Mali update: Ovaj problem na koji sam naisao je stvarno velik. Dakle bit je da se Data_in i Data_out signali koji izlaze iz Cyclone-a objedine u I/O signale od D0-D15 koji bi se mogli nakaciti na MC68K. Ovaj problem se moze rijesiti pomoci tri-state buffer-a koji bi ove signale preusmjeravao kad je potrebno. Citavo jutro pisem kod u VHDL ali ne ide negdje sam zapeo. Ako neko zna nesto o ovome evo koda pa da pokusa da otkrije gdje sam napravio gresku. Inace, mislim da sam na dobrom putu da otklonim jos jedan problem.
Ljudi nikako da skontaju neke stvari, ja kao nemam 20 eura da kupim sebi neki P4 ili sta vec pa pokusavam da skrpim neki krs sa kojim bi mogao ici na internet??? Budzet za ovaj projekat iznosi oko 3000 eura spremnih da se ovo izvede da bi se dobila brzina od nekoliko desetina megaherca. Kako ja sad da nekom objasnim koja je poenta ovoga???
Mali update: Ovaj problem na koji sam naisao je stvarno velik. Dakle bit je da se Data_in i Data_out signali koji izlaze iz Cyclone-a objedine u I/O signale od D0-D15 koji bi se mogli nakaciti na MC68K. Ovaj problem se moze rijesiti pomoci tri-state buffer-a koji bi ove signale preusmjeravao kad je potrebno. Citavo jutro pisem kod u VHDL ali ne ide negdje sam zapeo. Ako neko zna nesto o ovome evo koda pa da pokusa da otkrije gdje sam napravio gresku. Inace, mislim da sam na dobrom putu da otklonim jos jedan problem.
Kod:
LIBRARY altera;
USE altera.altera_primitives_components.all;
ENTITY data_bus IS
PORT(
data_bus : inout STD_LOGIC_VECTOR(15 downto 0);
oe : IN STD_LOGIC;
inp : IN STD_LOGIC_VECTOR (15 DOWNTO 0);
outp : OUT STD_LOGIC_VECTOR (15 DOWNTO 0));
END data_bus;
ARCHITECTURE signals OF data_bus IS
signal data_out : STD_LOGIC_VECTOR(15 downto 0);
signal data_in : STD_LOGIC_VECTOR(15 downto 0);
signal data_oe : STD_LOGIC;
BEGIN
PROCESS (data_bus, data_in, data_out, data_oe)
BEGIN
data_bus <= data_out when (data_oe = '1') else (others=> 'Z');
data_in <= data_bus;
END PROCESS;
END signals;
Poslednja izmena: