AMD Phenom

[illidan]

Nedjo ima li jos tog promo materijala

 

[activated1]

Nedjo ima li jos tog promo materijala

Da i mene zanima? Ja trenutno nosam ovo u attachu samonom

 

[illidan]

meni se pre nedelju dana odvojio ihs sa tualatina, trebalo bi se zameniti

 

[shmeksi]

Barcelona u Beogradu

moderator pa jos promasio topic :d

slika mora da ide ovde:

http://www.benchmark.co.yu/forum/showthread.php?t=140446

 

[Nedjo]

Nedjo ima li jos tog promo materijala

Nema... na srecu... yeld je dobar

 

[audiofreak]

Ala me sad razocara!
Prrijatelju, brkas protokol za cashe koherenciju sa tipom cache arhitekture.
RTFM.

Svejedno sam ja u pravu, sa deljenim L2 i MESI protokolom nikako ne moze biti inclusive, a izraz cache arhitektura se moze odnositi na mnoge stvari (asocijativnost, tip citanja, tip upisa, i sl).

 

[delimir]

Barcelona u Beogradu

Evo, posto me optuzuju da mrzim AMD :d - fotka iz moje dnevne sobe... Ima i ja :d Doduse, nije Barsa, nego stari K8 (mislim da je u pitanju cuveni Venice, najuspesnije K8 jezgro)...

 

[shmeksi]

mislim da ovo jos niko nije okacio pa evo ga

http://www.xbitlabs.com/news/cpu/display/20070912232207.html

izgleda da ce vec phenom "podrzavati" ddr3 memoriju tj. da necemo morati da cekamo am3 cpu
mada je meni tu stosta nejasno, ali ajde :d

 

[drfedja]

Sta je nejasno ? K10 je od pocetka projektovan da podrzava DDR3 memoriju.
Mislim da je bilo price ovde o tome da K10 podrzava DDR3. Pise u AMD-ovim PDF-ovima. S' druge strane sve vise se stice utisak da je AMD na brzinu izbacio Barcelonu i da je u pitanju nedovrsen chip/platforma. Valjda ce za koji mesec stvari da legnu na svoje.

 

[shmeksi]

Sta je nejasno ? K10 je od pocetka projektovan da podrzava DDR3 memoriju.
Mislim da je bilo price ovde o tome da K10 podrzava DDR3. Pise u AMD-ovim PDF-ovima. S' druge strane sve vise se stice utisak da je AMD na brzinu izbacio Barcelonu i da je u pitanju nedovrsen chip/platforma. Valjda ce za koji mesec stvari da legnu na svoje.

ma procitao sam taj pdf tj. delove o ddr3, nego je meni bilo cudno sto ce vec phenom imati podrsku za ddr3 jer su ovi iz amd do sada govorili kako eto jos nece da prave procesore koji podrzavaju ddr3 jer sama memorija jos nije zazivela i nije dosla do nivoa performansi koji ce nadmasiti sadasnje ddr2 i bilo je price da ce to biti podrzano tek u am3 cpu, znaci krajem 2008, a po ovome ispada da ce ta podrska da dodje celih godinu dana ranije....sad ce samo biti zanimljivo da li ce neko praviti ploce sa mesanim ddr2 i ddr3 slotovima (kao sto postoji asus p5kc i jos neke za intelove procesore)

 

[ivanbo2003]

AMD je ukljuico i podrsku za DDR3 u sadasnjim procesorima(iako mozda nikad ne budu zvanicno i proradili sa DDR3 memorijama) cisto iz razloga validacije.Mem. kontroler u Shangai procesorima ce verovatno biti neka manja modifikacija ovog istog iz K10 i to ce vec biti spremna tehnologija za trziste.

 

[delimir]

Pa, oni mogu u steppingu procesora da disableuju podrsku za DDR3, a kasnije izbace novi steping kome je enabelovana podrska za novi tip memorije. Kao sto je Intel godinama drzao Yamhill (EM64T) zakljucanim i otkljucao ga tek kod Pentium 4 600 serije.

 

[ivanbo2003]

Pa tako nesto slicno.Vazna stvar za AMD je da su ocigledno savladali i DDR3 standard u mem. kontroleru.Mene samo brine kako ce se vece latencije DDR3 memorije odraziti na K10 u mem. intenzivnim aplikacijama(mada je slicna prica pratila i DDR2 i RevF pa je sve ispalo kako treba)

 

[drfedja]

Pa situacija ce biti takva da ce DDR3 1600 CL7 biti mozda malo brzi od DDR2 800 CL4. Ne ocekujem nista spektakularno.

 

[delimir]

Bilo kako bilo, u jednom trenutku ce morati da predju na DDR3, kako se taj standard bude omasovljavao.

 

[drfedja]

Pa pre ili kasnije ce ih industrija naterati da predju na taj standard iako je u sustini diskutabilno i koliko se uopste dobilo i sa DDR2 ako su performanse u pitanju. U krajnjem slucaju, dobija se nesto manja potrosnja i zagrevanje, nesto veci moduli itd...

 

[delimir]

Jedna ocigledna prednst je ta da je moguce, kao sto si naveo, napraviti module veceg kapaciteta. Naime, moderniji cipovi manje trose, pa je u okviru "TDP specifikacije" za memorijski modul moguce nagurati cipove veceg kapaciteta koji, logicno, imaju vise tranzistora.

 

[trx]

ono sto sam ja citao jeste da su predvidjeni DDR3 moduli samo do 2GB tako da su i sve DDR3 ploce sa po 4 DDR3 slota ogranicene na 8GB

 

[DeanXP]

Ja sam ti samo naveo naziv poglavlja koje treba da procitas. Nisam uopste stavljao naglasak na DPL, a i citirao sam ti ono sto smatram bitnim.

Kako nisi stavljao naglasak na DPL kad se celo poglavlje i recenica koju si citirao odnosi na DPL? Inace, DPL je L2 prefetcher. Ukazao sam ti na poglavlje koje se bavi L1 prefetcher-ima (to sto si rekao da ne postoji), a ti mi odgovaras citatom iz poglavlja koje se odnosi na L2 prefetcher.

Izrazio si opste cudjenje kako to prefetch moze da ide u L1 kes i mesas cache hierarchy i cocherency protocol - rekao bih da ne znas kako cache funkcionise.

Inclusive označava da se sadrzaj L1 keša nalazi i u L2 kešu. (mada po ovome c2d koristi non-inclusive keš: http://etd.lsu.edu/docs/available/etd-06122007-093459/unrestricted/Prakash_thesis.pdf , što bi objasnilo smisao direktne veze između L1 keševa)

Da, Intel ga zove non-inclusive, s tim da non-inclusive != exclusive. Precizniji naziv bi bio mostly inclusive, pri cemu je:

Strictly inclusive - bilo koja kes linija koja se nalazi u L1 se obavezno nalazi i u visim nivoima (Netburst)
Mostly inclusive - L1 kes linije se uglavnom nalaze i u visim nivoima, ali ne obavezno (Core, Netburst sa L3)
Stricty exclusive - svaka linija se nalazi samo u jednom kes nivou (K8)
Mostly exclusive - kes linije se uglavnom nalaze samo u jednom kes nivou, ali ne obavezno (K10)

Core je mostly inclusive jer je L1 kes tipa write-back. To znaci da ce sve linije koje prvi put dolaze u kes uredno dobiti obe kopije u L1 i L2. Medjutim, nakon zapisa u L1 liniju, njena kopija u L2 kesu se ne update-uje, tako da validna linija ostaje samo u L1. Write-back znaci da ce se write prosledjuje u L2 tek kada se odgovarajuca linija izbaci iz L1.
Za razliku od ovoga, Netbrust je strictly inclusive i ima L1 tipa write-through. To znaci da bilo koji write u L1 kes se istovremeno prosledjuje u L2 i tako obe kopije kes linije ostaju up-to-date tj. strictly inclusive.

Svejedno sam ja u pravu, sa deljenim L2 i MESI protokolom nikako ne moze biti inclusive, a izraz cache arhitektura se moze odnositi na mnoge stvari (asocijativnost, tip citanja, tip upisa, i sl).

Nisi u pravu.
A ironija: upravo linije sa Exclusive CCtag-om imaju dve kopije (L1 i L2) tj. one se odrzavaju inclusive.

 

[nesha_70]

MESI protokol

The MESI protocol (known also as Illinois protocol) is a widely used cache coherency and memory coherence protocol, which was later introduced by Intel in the Pentium processor to "support the more efficient write-back cache in addition to the write-through cache previously used by the Intel 486 processor".

States
Every cache line is marked with one of the four following states (coded in two additional bits):

M - Modified: The cache line is present only in the current cache, and is dirty; it has been modified from the value in main memory. The cache is required to write the data back to main memory at some time in the future, before permitting any other read of the (no longer valid) main memory state.
E - Exclusive: The cache line is present only in the current cache, but is clean; it matches main memory.
S - Shared: Indicates that this cache line may be stored in other caches of the machine.
I - Invalid: Indicates that this cache line is invalid


link: http://en.wikipedia.org/wiki/MESI_protocol

http://en.wikipedia.org/wiki/Cache_coherency
http://en.wikipedia.org/wiki/CcNUMA

@audiofreak Ukoliko me secanje dobro sluzi (a sluzi me dobro ) PIII copermine je drzao kopiju L1 cache u L2 cashe, dok je Athlon imao L1 i L2 koji su bili sa exclusive organizacijiom.
Intel, iz gore navedenog, jos od PI koristi MESI protokol za cache koherenciju, dok je AMD sa prvim Athlonom predstavio MOESI protokol jer MESI nije dovolno efikasan u slucaju exsclusive cache arhitekture i kod point2point komunikacije (na PC uvedeno sa MP(x)760 chipsetom).

 

[audiofreak]

Izrazio si opste cudjenje kako to prefetch moze da ide u L1 kes i mesas cache hierarchy i cocherency protocol - rekao bih da ne znas kako cache funkcionise.

Ne, ja sam izrazio cudjenje kako to prefetch moze da ide uvek direktno u L1 cache.

Lepo mi ti reci gde tamo pise da linije iz RAM-a idu direktno u L1 mimo L2? Ja nisam to pronasao. Pronasao sam ovo:

Ima dva prefetcher-a:

1. Data cache unit (DCU) prefetcher
2. Instruction pointer (IP)- based strided prefetcher

Oba rade prefetch u L1, ali:

Data prefetch logic (DPL) prefetches data to the second-level (L2) cache based on
past request patterns of the DCU from the L2

Znaci DCU trazi podatke od L2, koji ih trazi iz memorije ako nema validnu kopiju. Prema tome prefetch nije direktno u L1 iz memorije.

Osim ako si ti to drugacije shvatio? Onda molim te i meni objasni da ne budem najgori od sve dece ovde na Benchu.

Da, Intel ga zove non-inclusive, s tim da non-inclusive != exclusive.

Ako ti u reklami za odmor u Grckoj napisu:

- Breakfast not included

ili:

- Breakfast excluded

Koja je razlika? :trust:

Ja sam rekao da je exclusive (misleci na MESI), a drugi su koristili termin exclusive da opisu stanje linija u razlicitim nivoima kesa sto je opet neki vid koherencije.

Bilo kako bilo C2D nema exclusive cache u tom smislu u kom su neki ovde tvrdili pa kako god okrenes smatram da nisam rekao nista netacno.

Core je mostly inclusive jer je L1 kes tipa write-back.

Definicija termina write-back:

A caching method in which modifications to data in the cache aren't copied to the cache source until absolutely necessary.

A ti tvrdis sledece:

Write-back znaci da ce se write prosledjuje u L2 tek kada se odgovarajuca linija izbaci iz L1.

Ja bih rekao da ipak ti ne kapiras neke stvari.

Za razliku od ovoga, Netbrust je strictly inclusive i ima L1 tipa write-through. To znaci da bilo koji write u L1 kes se istovremeno prosledjuje u L2 i tako obe kopije kes linije ostaju up-to-date tj. strictly inclusive.

Pogledaj sekciju 2.2.4.3 manuala koji si meni naveo:

Levels in the cache hierarchy are not inclusive. The fact that a line is in level i does
not imply that it is also in level i+1.

Ne mogu vise, odosmo u tezak off-topic.

 

[DeanXP]

Data prefetch logic (DPL) prefetches data to the second-level (L2) cache based on
past request patterns of the DCU from the L2

Znaci DCU trazi podatke od L2, koji ih trazi iz memorije ako nema validnu kopiju. Prema tome prefetch nije direktno u L1 iz memorije.

DCU = L1 data cache
DCU prefetcher = L1D prefetcher
DPL = L2 prefetcher

"DCU" i "DCU prefetcher" su razlicite stvari.
Tumacis da ta recenica kaze da L1 prefetcher trazi podatak od L2 prefetchera koji trazi od memorije, a recenica zapravo kaze da L2 prefetcher uci pattern na osnovu proslih zahteva od L1 kesa (ne L1 prefetchera).

Na kraju krajeva i normalan load ide direktno u L1 kes iz memorije. Cela poenta prefetch-a je da smanji latency. A kako ce to da uradi ako se prvo kopira u L2 pa onda posebnim zahtevom u L1.

http://download.intel.com/technology/architecture/sma.pdf
"The IP prefetcher then generates a prefetch request with the predicted address and brings the resulting data to the Level 1 data cache."
"If it [L1] misses, the prefetch request propagates to the L2 cache or memory."

http://www.amd.com/us-en/assets/content_type/white_papers_and_tech_docs/40546.pdf
"Previous AMD64 processors prefetched data into the L2 cache. In AMD Family 10h processors, the data hardware prefetcher loads data into the L1 cache. This hides the L2 cache access latency and offers significant performance improvement."

Ako ti u reklami za odmor u Grckoj napisu:

- Breakfast not included

ili:

- Breakfast excluded

Koja je razlika? :trust:

:S:
Sad vec prebacujes na nesto peto. Znacenje tih reci u jeziku i terminologiji su razlicite.
Zar nisam lepo obrazlozio koja je razlika u terminologiji? :trust:

Definicija termina write-back:

A caching method in which modifications to data in the cache aren't copied to the cache source until absolutely necessary.

Ja bih rekao da ipak ti ne kapiras neke stvari.

Sta konkretno?
Ne vidim nista lose s tim sto sam rekao. Izbacivanje kes linije (eviction) je upravo "absolutely necessary" momenat da se linija kopira u visi nivo. Druga stvar je ako coherency protocol intervenise, onda ce ici write skroz do memorije.

Pogledaj sekciju 2.2.4.3 manuala koji si meni naveo:

Levels in the cache hierarchy are not inclusive. The fact that a line is in level i does
not imply that it is also in level i+1.

Kaze da linije ne mora biti u visem nivou, ali to ne znaci da nije, niti to zabranjuje.

Recenica se inace odnosi na Netbust sa L3, koji sam i naveo kao takav. Ako pogledas tabelu ispod tog teksta: L1 je write-through, a L2 write-back, pa je L1-L2 odnos strictly inclusive, a L2-L3 mostly inclusive.

 

[audiofreak]

L2 prefetcher uci pattern na osnovu proslih zahteva od L1 kesa (ne L1 prefetchera).

Odgovori sebi na sledeca pitanja:

1. Kada L1 nesto zahteva od L2?
2. Zasto bi L2 prefetcher ucio pattern ako je prefetch u L1 direktan?

http://www.amd.com/us-en/assets/content_type/white_papers_and_tech_docs/40546.pdf
"Previous AMD64 processors prefetched data into the L2 cache. In AMD Family 10h processors, the data hardware prefetcher loads data into the L1 cache. This hides the L2 cache access latency and offers significant performance improvement."

Bas me zivo zanima u kojim to slucajevima poboljsava performanse? L1 cache je nekoliko puta manji od L2 i potreban je ogroman bandwidth da bi isti bio pun relevantnih podataka. Ako pogledas recimo Sandra cache & memory banchmark videces da je razlika izmedju brzine L1 i memorije toliko velika da je (barem meni) prosto nezamislivo da podaci iz RAM-a stalno pristizu direktno u L1. Cini mi se da ce bilo koji algoritam ciji dataset ispada iz L1 i koji nema linearan access pattern ili ima prevelik stride raditi ocajno na takvom procesoru.

Kaze da linije ne mora biti u visem nivou, ali to ne znaci da nije, niti to zabranjuje....

Ne znam gde ti tu vidis Netburst sa L3 kad se to odnosi na Netburst arhitekturu uopste. Ako kaze "are not inclusive" ne znam sta ti jos treba.

Inace (barem ranije je bilo tako) write-through cache upisuje podatke odmah u RAM. Hoces da kazes da ovde upisuje u L2? To bi mi bilo cudno, nekako ne vidim poentu takvog kesiranja. Takodje ne mislim da Netburst koristi obican write-through, vec neku slozeniju varijantu (npr. buffered write-through).

 

[alfaunits]

Mogu li da predlozim da vas dvojica/trojica MESI/cache/smash vodite u zasebnom threadu? I Nehalen i Netburst pa sad i ovaj thread maltene retko kome nesto znace.

 

[shmeksi]

nego pitanje....zna li se neki tacni datum kad ce da objave prve phenome.....intel je odredio 12. novembar, ali za phenome ima informacija krajem oktobra onda pocetak novembra, kraj novembra pa sve do pocetka decembra, sto ce reci izaci ce negde u tih mesec ipo dana.........zna li neko nesto preciznije?

 

[audiofreak]

Mogu li da predlozim da vas dvojica/trojica MESI/cache/smash vodite u zasebnom threadu? I Nehalen i Netburst pa sad i ovaj thread maltene retko kome nesto znace.

Slazem se, Nedjo ako te ne mrzi prebaci sav ovaj cache off-topic u novi thread.

 

[ikonoklast]

nego pitanje....zna li se neki tacni datum kad ce da objave prve phenome.....intel je odredio 12. novembar, ali za phenome ima informacija krajem oktobra onda pocetak novembra, kraj novembra pa sve do pocetka decembra, sto ce reci izaci ce negde u tih mesec ipo dana.........zna li neko nesto preciznije?

Intel 12. novembra izbacuje serverske Xeone, ne i Desktop seriju

 

[shmeksi]

Intel 12. novembra izbacuje serverske Xeone, ne i Desktop seriju

niko nije ni spominjao recju xeone, ali eto postoji datum za njih kao sto je postojao za barselonu (pa makar se znalo mesec ipo unapred da ce biti 10. septembar)

 

[ikonoklast]

niko nije ni spominjao recju xeone, ali eto postoji datum za njih kao sto je postojao za barselonu (pa makar se znalo mesec ipo unapred da ce biti 10. septembar)

Tacno, ali mi je delovalo kao da si mislio da su ti Xeoni konkurencija Phenomu, pa sam zato to spomenuo

 

[shmeksi]

Tacno, ali mi je delovalo kao da si mislio da su ti Xeoni konkurencija Phenomu, pa sam zato to spomenuo

pa nisam bas toliki ***** da mesam babe i zabe :d
any date?